통합 회로의 설계 및 제조 : 개념에서 구현으로
ICS (Integrated Circuits)의 제조 공정은 개념 설계의 개념으로 시작하여 최종 제품의 생산으로 끝나는 복잡하고 섬세한 여행입니다.IC 설계자에게는 설계 및 제조의 모든 측면에 대한 깊은 이해는 예상되는 응용 프로그램 요구 사항을 충족하는 고성능 통합 회로 제품을 달성하기위한 기초 일뿐 만 아니라 품질 표준 및 비용을 충족하기 위해 올바른 전자 회로 제조업체를 선택하는 열쇠입니다.예산..이 과정에서 디자이너가 명심해야 할 몇 가지 주요 단계가 있습니다.
고순도 기본 웨이퍼 개발
통합 회로의 초석은 기본 웨이퍼로, 통합 회로의 모든 요소를 전달하는 플랫폼입니다.웨이퍼의 품질은 최종 제품의 성능 일관성에 직접적인 영향을 미치므로 고급 반도체 재료를 선택하는 것이 중요합니다.Czochralski 방법은 대형 단일 결정 실리콘 잉곳을 생성하는 데 사용되는 고전적인 방법입니다.이 공정은 섭씨 약 1,500 도의 고온에서 전자 등급 실리콘 가열 및 용융 전자 등급 실리콘으로 구성된 다음 며칠에 걸쳐 천천히 냉각되어 얇은 웨이퍼로 큰 실리콘 잉곳으로 절단 될 수있는 모양을 형성합니다.이 단계는 시간이 많이 걸리지 만, 고품질 기본 웨이퍼 만 통합 회로의 신뢰성과 성능을 보장 할 수 있기 때문에 웨이퍼 품질을 보장하는 것이 중요합니다.
층 구조 : 층별 미세 처리 층
통합 회로는 커패시터, 다이오드 및 트랜지스터와 같은 여러 구성 요소를 반도체 기판의 층별로 쌓아서 구축됩니다.이러한 구성 요소는 N- 타입 및 P 형 반도체의 특성을 사용하여 쉽게 구성 할 수 있습니다.완전한 통합 회로는 최대 30 개 이상의 층을 포함 할 수 있으며 각 층의 구성에는 정확한 제어가 필요합니다.이 목표를 달성하기 위해, 각 층에 대한 p- 타입 및 N 형 위치의 사양은 모든 후속 단계에서 정확성을 보장하기 위해 조기에 명확하게 설정해야합니다.
각 층의 정확한 처리는 특정 위치에서 기하학적 모양과 선을 생성하는 과정 인 에칭 기술을 통해 달성됩니다.또한, 웨이퍼 변형은 증착, 에칭 또는 도핑에 의해 수행 될 수있다.증착은 물리적으로 또는 화학적 반응을 통해 웨이퍼에 박막을 형성하는 과정이다.에칭은 일반적으로 반응성 이온 에칭 (RIE) 기술을 사용하여 과도한 재료를 제거하는 데 사용되는 프로세스입니다.도핑은 추가 원자를 웨이퍼 표면에 주입하여 N- 타입 및 P 형 재료를 형성함으로써 재료의 전도도를 변화시킨다.